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| Architectures et systèmes à micro-processeurs 2008 (3) ::
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| Post nº3 (id3657) envoyé par anonyme le 18 Jun 2008, 16:41 J'ai présenté l'UltraSPARC T1, et plus précisément l'implémentation du CMT. Malgré que j'aie un peu débordé sur le temps de présentation il semblait satisfait (après 25 minutes, il m'a arrêté pour que je conclue... oups). Les questions se font pendant la présentation sur ce qui ne lui semble pas tout à fait clair. Il a alors cherché une question "théorique" qui était en dehors de ce dont j'avais parlé dans ma présentation : tout sur le DMA et en particulier ce qu'il en est pour le problème du snooping sur l'UltraSPARC T1. Donc, d'abord, présentation succinte (ce qu'est le DMAC, à quoi sert DMA, etc), le cas des DSP (bus propres au DMA, gestion de priorité), les modes de transfert, un peu parler de l'IBM PC aussi. Pour le snooping dans l'UltraSPARC T1, je lui ai présenté les documents de référence de la µArchitecture en lui montrant où ça se faisait probablement et en lui indicant que la doc n'était pas très explicite sur le sujet. Ensuite, il m'a demandé, dans l'architecture x86, qu'est ce qui change entre un accès RAM -> RAM et un accès IO -> RAM ? Dans le cas RAM -> RAM il y a un buffer en plus. Et encore, comment différencie-t-on les périphérique d'IO, sachant que le bus d'adresse n'est pas utilisé ? En réalité, IORD est propagé à tout le monde - c'est la mauvaise pioche - c'est les DMA-ACK qui sont à utiliser, un par périphérique. Et finalement, quid de DMA et PCI ? et là.... je ne sais toujours pas. |
| Post nº2 (id3605) envoyé par Laurent le 16 Jun 2008, 14:01 J'ai parlé de la famille ARM : plutôt que de se concentrer sur un ARM particulier au sein d'un µC, j'ai montré les évolutions des coeurs la famille au fil des modèles, pour chaque concept (bus internes, registres, pipeline, jeux d'instructions, interruptions, caches, prefetch unit). Le dernier slide était un tableau récapitulatif du même type que la tableau pour Intel qui est dans le cours (fréquence, MIPS, tension d'alim, nombre d'étages au pipeline, capacité et niveaux des caches, ... impossible de passer à côté de la formule P=CV²f !) Sa question : expliquer tout ce que je sais sur le DMA => voir le petit chapitre dédié, la mise en oeuvre à l'un des labos. On parle aussi du DMA dans le chap sur les caches (bit V de validité, pour des données en mémoire accessibles par le DMA, et qui se trouvent dans la cache), et dans le chap sur les DSP : il devient courant de faire dans les DSP un parallélisme total = 2 bus, donc le DMAC ne bloque plus le CPU, juste faire gaffe à l'accès simultané à la même donnée => gérer la priorité. Voili voilou ! |
| Post nº1 (id3582) envoyé par xavier le 14 Jun 2008, 10:36 salut, et bien moi j'ai présenté les 2 cours ensemble (archi et info temps réel) j'ai présenté le intel pentium I MMX pour archi.. disons que ce processeur n'est pas du tout récent mais qu'il possède ni trop, ni trop peu d'elements à discuter. -superscalaire -cache D et I 2way associative -TLB -unité MMX => calcul vectoriel -unité de calcul en virgule flottante enfin voila ce que j'ai discuté ... il etait content apres il m'a pose une question sur temps réel uniquement voir rubrique temps réel pour la suite^^ Xavier |
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