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| Architectures et systèmes à micro-processeurs 2006 (10) ::
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| Post nº10 (id2393) envoyé par Yorel le 23 Jun 2006, 17:13 J'ai réalisé une présentation sur le Intel Xscale PXA 270, qui est utilisé dans de nombreux PDA. Il y a bcp de documentations sur le site d'intel, wikipédia, ... (ndapn: Le fichier est ici). Ma présentation se penchait également surles débogueurs. Cela faisait office de la partie sur l'Informatique temps réel. Le problème était la surcharge de mes slides, ... J'avais peur d'oublier, ... mais il est clair qu'elles doivent être plus nettes. Pour la question, c'était sur CAN et ce qu'on a vu aux labo's. Résultat : 15. Mouais... :-) |
| Post nº9 (id2288) envoyé par Hugo le 19 Jun 2006, 12:26 Présentation sur le PowerPC970FX; un tas de sales questions bien sur les trucs que je disais histoire de meubler les slides mais que j'avais pas eu l'envie, c le mot, d'aller approfondire dans la datasheet de 446p. => benché et comme question, parler du dynamic scheduling, si possible en s'appuyant sur ma présentation => dérive vers les accidents de pipeline,... En conclusion, il nous (en général) est reproché de trop faire dans le superficiel => plutôt présenter p.ex. une des unités d'exé mais en la faisant en profondeur genre aller voir le genre d'instruction qu'elle supporte,... En bref, que du bonheur! |
| Post nº8 (id2053) envoyé par Max le 08 Jun 2006, 15:18 Concernant la présentation, rien de spécial, il pose qq questions en cours de présentation pour voir si on maîtrise les éléments dont on parle et c'est tout. La question quant à elle portait sur le cours d'OS temps réel... |
| Post nº7 (id2049) envoyé par Kevin le 08 Jun 2006, 13:23 J'ai fait ma présentation sur le SC140 de Freescale. Bon alors l'exam commence en force: "Donc tu passes l'oral des deux cours en même temps?" "C'est bien cà" "Et donc tu fais une seule présentation qui combine des aspect des deux" "C'est bien c.... pardon?" "Oui c'est ce qui avait été dit : il faut présenter un aspect de chaque cours" "Bon..." Par chance j'avais prévu de parler de l'émulation et des possiblités d'implémentation d' os temps réel dessus , donc j'ai oralement ralongé cette partie. Il a d'ailleurs apprécié le fait que j'ai réussi à le faire freestyle apparement. Mais pour les élecs: faites- y gaffe : je n'étais pas le seul à ne pas être au courant qu'il fallait parler des deux. Il m'a posé peu de questions à la fin de mon exposé , mais en posait plutôt tout plein tout au long "Tiens et s'il se passe ca dans ton pipeline?" "Ah et donc comment est-ce que tu interfacerait de la mémoire dessus?" C'est donc plus pour voir si on a compris de quoi on parle et qu'on a n'a pas simplement recopié la datasheet. Etant donné que ma grosse question portait sur l'autre cours , je la posterai dans le forum idoine. |
| Post nº6 (id1994) envoyé par Julien le 04 Jun 2006, 11:06 J'ai fait ma présentation sur un uC Renesas SH7206 (aperçu global des SH, présentation rapide des composants du 7206, type de jeu d'instructions et registres du CPU, pipe-line, cache). Je me suis attardé sur les différents problèmes qui pouvaient survenir dans le pipe-line pour l'empecher de tourner à plein régime (superscalaire), et sur la gestion de la cache. Ensuite j'ai eu la même grosse question qu'Antoine (edition spéciale irinfo: expliquer les étapes entre un clic de souris pour lancer un programme et son éxécution proprement dite). Commentaires: Pour la présentation, il m'a posé plusieurs petites questions sur des points qu'il jugeait curieux ou intéressants sur mes slides Ex: - "de la SRAM de type Flash? Bizarre ça" -> ben oui, tous les uC Renesas sont comme ça - "c'est quoi cette étape "SN" dans le pipeline?" -> euuuh... un truc particulier pour les nombres flottants :s - "tiens cet accident-là c'est quel type parmi ceux qu'on a vus au cours?" -> un conflit de ressource m'sieur Le tout, c'est de ne pas sortir de trucs incohérents (même si vous n'êtes pas trop sûrs de la réponse), et de montrer que vous avez un peu fouiné la doc pour en extraire les grands principes. J'ai quand même eu droit à deux petits "+" sur sa feuille :) Pour la grosse question, il faut surtout montrer que vous avez réfléchi à tous les éléments qui interviennent (appel systeme, attribution de pages, chargement, MMU, cache, ...) et proposer une solution plausible (avec des hypothèses au choix, et pas forcément la plus efficace du moment que ça tient la route). J'ai eu la même petite question pour les labos (il a failli me coller en me demandant jusqu'où on avait été et en combien de temps, c'est loin tout ça). Apparemment il a bien aimé quand j'ai dit que j'étais habitué à du CISC et que ça faisait bizarre de devoir aligner 5 instructions RISC quand une seule CISC suffisait :p Voilà... petit conseil pour les futures générations: faire sa présentation la veille (ou l'avant-veille) n'est pas une bonne idée. ;) |
| Post nº5 (id1993) envoyé par Thomas le 04 Jun 2006, 09:49 Ma présentation était sur les transputers de INMOS, à la fin il m'a dit que c'était un bon choix. Tout au début de la présentation par contre il m'a interrompu, apparemment je n'avais pas très bien compris que c'était exactement une architecture Harvard et Harvard modifié. Je pensais que Harvard c'est la séparation des bus d'adresse et bus de données, mais c'est donc la séparation des bus vers la mémoire programme et la mémoire de données. Puis il m'a aussi demandé dans quelle section j'etais, et donc il m'a posé la question classique pour les infos, comme Antoine a déjà expliqué plus bas. Et enfin la question sur le RISC16. |
| Post nº4 (id1989) envoyé par Jim et Quant le 03 Jun 2006, 18:12 On a eu les meme questions qu'Antoine. Attention c'est TLB cache & Co qui sont importants. Jim complètera peut$être s'il est sobre. Allez.... VIVA LA REVOLUCION, vive le Rosé et vive le sexe!!!! Bonne bourre à tous!! Quant et Jim |
| Post nº3 (id1988) envoyé par Margot le 03 Jun 2006, 17:57 Bonjour, Alors pour la présentation, il me l'a jugée d'originale :D (super, ça me fait une belle jambe, j'ai pas reçu de point en plus :( ). Ca parlait du Pentium M à partir du Pentium III et 4, comment les concepteurs y sont arrivés... blablabla du général + deux point un peu plus développés... J'avoue ne pas trop savoir ce qu'il en a pensé... de façon générale (tout l'examen), il m'a dit que j'étais trop superficielle => morale: Si vous voulez montrer que vous connaissez... faites-le de vous-même, car il ne fouille vraiment pas nécessairement (note que pour ma présentation... ce fut une chose heureuse :). Grossse question: Combinaison Gestion de la mémoire et Cache. Lui raconter, entre autres, comment faire quand les deux(TLB et Cache) sont présents (cache sur base d'adresse physiques, programme)... et c'est tout... Question subsidiaire: "tiens, vous en avez pensé quoi du labo sur le processeur RISC", réponse "Ben, euh, en fait j'ai pas été, mais j'ai lu l'énoncé et ça avait très intéressant" => -2 Ce qu'il aurait peut-être fallu répondre " j'a pas été au labo, par contre, j'ai téléchargé le logiciel et fait les exercices.... et même si on peut quasi tout faire avec les 8 instructions... ben, ça devient très vite compliqué et long." Résultat 15 (note qui revient souvent manifistement) -2 pour les labos : 13 :'( (Vais pas me plaindre pour un 13... mais quand même... c'est plus que râlant ce -2 :'( ) |
| Post nº2 (id1987) envoyé par Antoine le 03 Jun 2006, 16:43 Presentation> Famille ARM si vous présenter un uP de cette famille insister sur les avantages ET inconvénients entre le mode thumb 16bit et le ARM std 32bit. Voir doc sur internet pour les réponse. Deuxieme question: Il m'a demandé si j'étais en info la en baissant les yeux d'un regard un peu géné j'ai dis oui... et il m'a donné la question classique apparemment pour nous: tu double clic sur une icone (lance une application...) décrit moi toutes les étapes jusqu'à l'execution de la première instruction du programme(en particulier gestionnaire cache, MMU, DMA, ...). 1.IRQ ou polling signale double click souris=> processeur lance la routine associée à cet IRQ. Il passe la main au logiciel. Le logiciel répond il faut lancer application X. Lorsque le CPU veut lancer application cahce-miss->regarde dans gestionnaire mémoire toujours pas donc erreur dans la TLB. L'OS est avertit donc il regarde dans sa table ou il conserve toutes les page. Il ne trouve rien => page fault. L'OS demande un accès en mémoire de masse. Là le DMA s'en occupe. Lorsque le transfert est effectué, le DMA prévient OS par une interruption. Ensuite l'OS place la première page dans la TLB. Le CPU réessaye mais cache-miss. Cette fois-ci il la trouve dans la TLB. Il faut rajouter evidemment les differents algo pour savoir comment organiser cahce+RAM. N'oubliez pas si page part de la mémoire centrale il faut invalider le bloc en cache correspondant. Dernière question: Quid Risc16? La il faut dire ce que vous en avez pensez. Le but de cette question est d'améliorer les labo! Ensuite il demandece qu'on pense du jeu instruction: est-ce l'optimum?Est ce qu'on en aurait rajouter une? Conseillez lui la division car cela demande beaucoup d'instruction. Voilà, j'ai dis |
| Post nº1 (id1966) envoyé par Laurent le 02 Jun 2006, 17:17 Première partie : la présentation. J'avais choisis un DSP Motorola et je crois qu'il l'a jugé un peu trop simple. Il aurait pu me poser des questions pour voir si je maîtrisais plus que ce que j'avais présenté mais il ne l'a pas fait. Tant pis pour moi :p Deuxième partie : résumer en une page les accidents de pipe-line. Il suffit de recopier ce qui se trouve dans la dizaine de pages successives concernant les accidents de pipe-line. Il m'a quand même collé avec une question sur le changement de nom de registre qu'on peut faire en cas de cache miss (les registres fantômes, c'est ailleurs dans le cours). J'avais pas bien compris la question et quand j'ai vu clair il était trop tard, il avait tout dit. Ha oui il m'a aussi demandé ce que j'avais pensé du RISC16 (le simulateur utilisé au labo, avec seulement 8 instructions). C'était la première année qu'ils intégraient ce truc dans les labos et il a dit qu'il voulait savoir ce que j'en pensais (que du bien, pensez-vous ^^). Bref, n'hésitez pas à (re)voir les labos ;) Le tout pour 14 points, SUIVAAAAAAANT !! |
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