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| Microélectronique (15) ::
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| Post nº15 (id2463) envoyé par Yorel le 05 Sep 2006, 16:54 Nous n'étions que 4 à avoir raté l'examen de micro-électronique de juin malgré le fait qu'il était assez facile... Que voulez-vous... Cela sera certainement le seul post de cette seconde session. Organisation : On entre, il choisi où on s'assied, on prend une feuille et il dicte les deux questions de l'oral, il revient une demi-heure après, on discute, il donne la cote, on sort et on cherhce désespéremment qq pour boire un verre... Il n'y a personne dans cette université :'(. Mon oral a consisté en deux questions : 1) Photolithographie, quesako ? 2) Design Flow, comment l'expliquerais-tu à un élève du secondaire ? ( passer par la notion d'abstraction, ... ) Petite question : - Pq passe-t-on de l'UV aux rayons X => plus de précisions, longueur plus passe ( Energie = h.nu, plus d'énergie ). La lumière n'est plus assez précise. - Quels types de test fait-on ? Test bench + explications - Qu'est-ce qu'une liste de sensibilité ? Paramètres, Signaux, ... - Quelle est la différence avec du code C ++ ? Parrallélisme des process - Qu'est-ce que le co-design ? ( sur lequel j'avais écris quelques mots sur la feuille ) J'ai tout détaillé ( exemple : lithographie vue d'abord pour la gravure => gravure effet chimique, à effet plasma - physique et chimique - ... ; décrits les divers outils, ... ) => au final, au moins 17. Courage. |
| Post nº14 (id927) envoyé par Jpeg le 25 Jan 2005, 21:11 - La tension de seuil, comment la modifier, hyp de forte inversion - Le bus à précharge : interet et application Voila, il est très sympa ;-) |
| Post nº13 (id920) envoyé par Olivier.R le 25 Jan 2005, 19:03 Effet de substrat et portes de transfert. Pour l'effet de substrat il faut aussi pouvoir un peu discuter sur les effet d'une modification du dopage : Vt non linéaire avec Vch, gain (via mobilité), risque de latch up (CMOS), risque de percement (déplétion du drain atteint la source), capacités de jonction... Pour les portes de transfert y a quelques exemples à donner ; en plus de ce qu'il y a dans le cours, il m'a expliqué qu'on utilisait des portes CMOS pour les conversions AN ("sample & hold"). Vous présentez, il pose quelques questions sur ce que vous avez marqué, il vous explique quelques applications, puis quelques questions et ainsi de suite. C'est sympa comme examen, il met une bonne ambiance! |
| Post nº12 (id914) envoyé par Greg le 25 Jan 2005, 15:46 J'ai eu exactement les mêmes questions que Mathieu, donc pas grand chose à rajouter. Mis à part le fait que pour la coupe, je me suis planté, mais c'était pas dramatique (j'avais pas oublié une couche, c'est juste un peu de poly qui allait pas assez loin et les zones de champs mal dimensionnées ;-)), mais je lui ai décris mon raisonnement pour arriver à ma coupe. Je lui ai pas balancé les 20 étapes, mais le schéma global ; en gros je lui ai "justifié" mes erreurs (et le reste aussi, heureusement). Apparemment il a apprécié paske il m'a pas du tt enlevé tout mes points, donc c'est bon à savoir. Pour le facteur de forme, idem que Mathieu. INFO qui interessera tt le monde : Il m'a donné ma cote exacte, donc je lui ai demandé si je pouvais perdre un point avec le cahier de labo, il m'a dit que non. Quand il donne la cote à 1 point près, c'est que p-e il la changera par apres en relisant ces notes si il est pas sûr. Mais si t'as un cahier, pas de problèmes, je pense même qu'il compte pas l'ouvrir (si j'ai bien compris). Bonne vacances à tous (oups pardon, désolé pour ceux que j'aurais blessé!!! |
| Post nº11 (id909) envoyé par Victor le 25 Jan 2005, 12:25 G eu exactementles memes questions que José avec exactement les mêmes sous-questions... :) Pour la question sur l'effet de substrat il s'emballe pendant des heures sur les conséquences du dopage du substrat substrat... il faut dire que ca influence la non linéarité de VT (on le voit dans gamma) et également le gain du transistor puisque beta=f(mu) et que mu (mobilité des porteurs) diminue avec le dopage... pour le reste g pas retenu grand chose, mais il m'a parlé de latch-up et d'avalanche entre le drain et la source:S Pour les portes de transfert il demande aussi de tracer ron en fonction de Vx. Enfin, une application pour les portes de transfert en CMOS c l'échantillonage, paske la tension doit rester constante tout au long de la mesure ou un truc du style, mais là encore g rien capté :p Enfin voilà, il est vraiment super gentil, et même si pour les questions subsidiaires c'est surtout lui qui parle, il lache bcp de points! Bonne merde a tous pour cette fin de session! Victor |
| Post nº10 (id907) envoyé par Paille le 25 Jan 2005, 11:47 Q1: Schéma equivalent a petits signaux. Tout comme dnas le cours avec ne plus, donner une idée des tailles des capas. Qu elle st la fréquence max en basse fréquence pour que ca fonctionne.Et pquoi on dit a petits signaux? Parce que on ets autour dun point de fonctionnement. Q2: PLA Qustion en plus : pquoi cets en NMOS et pas en CMOS ? parce qu aussinon on doit faire le dual et donc on a des Y != 1 et donc ondoit créer de nouvelles cellules. donc c ets moins intégrable. Et solution? il a dit qu il avait dit au cours qu on pouvait créer un PLA dynamique mais que c est de la matière de5eme. Voila. |
| Post nº9 (id898) envoyé par Papy fait de la rési le 24 Jan 2005, 19:46 Alors pour ces bonnes vieilles cellules mémoires... La partie de base des cellules à 6 transistors c'est la partie bistable qui existe sous 4 formes différentes : les trois de la fig 7/1.9 te celle avec les deux dépletion remplacés par des enrichissement (grille à vdd). Une fois que vous avez capté ça, le reste est "assez" simple. Ce groupe de 4 transistors est à chaque fois un double inverseur bouclé sur lui même (idem que lors du problème du bus à précharge). à la figure 10 on a la cellule mémoire à 6 transistors ya le bistable de ttot + 2 portes de transfert commandées par le bit Xi. Lecture : on active Xi et on récupère la donnée et son inverse sur les lignes 0BLj et 1BLj. Il peut y avoir le même problème que lorsqu'on parle du bus à précharge. Ecriture : on active aussi Xi mais ce coup ci on ne précharge pas le bus, on met le bus dans l'état désiré ==> dès que les portes sont ouvertes c'est le bus qui va imposer l'état de la mémoire et non l'inverse. La figure 11 montre ce qu'on fait en réalité. Il fait s'imaginer toutes des cellules comme à la figure 10 dont les lignes de bit arrivent et on s'arrange pour n'utiliser qu'un seul R/W amplifier (via les doubles portes de transfert commandées par le bit d'adresse) Par exemple si l'adresse c'est 2, seules les lignes 0BL2 et 1BL2 seront connectées au R/W amplifier. Ensuite à la figure 12 on montre ce qu'il y a dans ce R/W amplifier. Il faut voir dans ce shéma 4 inverseurs : M3+M2, M4+M5, M6+M7 et M9+M8. Lorsqu'on fait un Read, M1 est coupé et les inverseurs M2+M3 et M7+M6 peuvent être retirés du schéma car la coupure de M1 les coupe aussi (aucun courant ne peut les traverser). On voit donc bien qu'on sort Dout et Dout* qui sont juste les inverses de 0BL et 1BL Par contre quand M1 est passant (on écrit), M2+M3 et M6+M7 sont actifs, et ils imposent Din et Din* sur les lignes 0BL et 1BL et donc on écrit bien dans la mémoire. Peu importe les deux autres inverseurs, ils sont toujours actifs et on pourra lire à la sortie ce qu'on est en train d'écrire. Figure 13 : c'est la cellule à 4 transistors. C'est un comportement identique à la cellule à 6 transistors (attention c'est totalement différent d'une cellule à 1 transistor contrairement à ce que j'ai entrevu sur la m-l). Sauf qu'il faut la recharger de temps en temps. Imaginons tout d'abord qu'il n'y ait pas de courant de fuite. Si on a Q=5V, et Q* = 0V on a bien C1 chargée et C2 déchargée ==> M1 passant et M2 bloquant et donc Q* = 0V et Q au potentiel de C1 soit 5V. C'est donc quasi comme un bistable. Mnt on sait bien qu'il existe des courants de fuite et donc ça se décharge petit à petit. Du coup on a deux portes tout au dessus MR1 et MR2 activées par Phi refresh qui vont périodiquement rebalancer Vdd sur les lignes de bit (0BLj et 1BLj). En même temps qu'on balance ça, on ouvre les portes M3 et M4 avec l'activation de Xi. Donc mettre Vdd via M4 va recharger C1 qui s'était un peu déchargée et mettre Vdd à M3 ne fera rien étant donné que Q* est fixé à 0v car M1 est passant. On a là un chemin de basse impédance mais c pas très grave ça dure pas longtemps. Le raisonnement est identique si on mémorise Q=0V et Q*=5V ce sera C2 qui aura tendance à se décharger et on la rechargera périodiquement via M3... Ensuite figure 14 on arrive à la cellule à 1 transistor. En fait celui-ci est juste une porte de transfert qui "protège" une capa C1 sur laquelle on stoque l'info. Si on stocke un 1 la capa est chargée et si on stoque un 0 elle est déchargée. La porte est là pour l'isoler un max du reste. Evidemment il y a tjrs des courants de fuite et donc il faut rafraichir la mémoire comme dans le cas à 4 transistors. La lecture se fait via l'ouverture de la porte par l'activation de Xi. Le problème c'est que la ligne de bit a elle même une capa (représentée par C2) qui est bcp plus grosse que C1 (en général 10x + gde) et donc en ouvrant la porte de transfert on crée juste un diviseur capacitif qui va faire un rien varier la tension de la bit line (qui est préchargée). c'est à ça que sert l'ampli de lecture : même si la variation ne fait qu' 1/10 de V, c'est suffisant pour être détecté par cet ampli. Le problème c'est qu'en ouvrant la porte, on perd l'info stockée sur C1 car c'est littéralement la bit line qui va imposer son état (car capacité + gde) et il faut directement réécrire la valeur lue. L'écriture se fait de la même façon, on met la valeur qu'on veut stocker sur la bit line, on ouvre la porte de transfert et on va donc imposer la tension voulue sur la capa C1 et puis on ferme la porte. La figure 15 est pas super intéressante, il montre juste la séparation de l'espace mémoire en 2 : une partie au dessus et une partie en dessous avec les amplificateurs au milieu et les dummy cells. On va y venir. La figure 16 montre au dessus la bête cellule à 1 transistor (on suppose que c'est une cellule du dessus) et tout ce qu'il y a en dessous c'est le sense amplifier et la dummy cell. Tout d'abord CBLup et CBLdwn représentent la capa de ligne. Ensuite le montage entre A et B peut être vu de la façon suivante : Si on met R1 à 5V : M6 est passant et on le remplace par un fil à la masse. M3 et M5 sont reliés à VDD. Si de plus R2 est à 0V, on remplace M1 par une coupure... le même bistable que tantôt ! càd un double inverseur bouclé sur lui même. Maintenant si R2 = 5V on a un fil à la place de M1 et on a la même chose que quand on discutait de la précharge... double inverseur avec un fil ! ==> Ce circuit quand R1 et R2 = 5V effectue la précharge du bus comme montré à la figure 17. Ensuite on désactive R1 et R2 et grosso modo on coupe M3 et M5 et M6 du coup M4 et M2 le sont aussi et de plus M1 l'est aussi donc tout est coupé ! A et B sont séparés. En même temps qu'on coupe R1 et R2 on lance la lecture via Xi ce qui va changer un rien la tension VA (cf ttot) et puis on réactive juste R1 (on a le circuit en configuration bistable) et par exemple si dans la cellule on avait sotcké 0, la précharge avait amené VA et VB à 2.5V, on les as séparés, on a ouvert la cellule mémoire et ça a amené VA à 2.4V et du coup quand on réactive R1, le bistable (qui était mis en mode instable) va pencher vers 0 du côté VA et vers 5V du côté VB. ===> on a bien regénéré l'info minime qu'on a lue ! Maintenant pour ce qui est de la dummy cell, je pense (mais pas sur) que c'est parce que comme tout se décharge un petit peu durant le processus via les courants de fuite, on cherche à avoir qquch de symétrique par rapport à A et B pour avoir des décharges similaires de chaque côté pour pas foirer ==> on rajoute une dummy cell qui ne sert littéralement à rien de bien concret. Voila, j'espère avoir été clair :-) Vive la tartine. Et j'espère que ça vous aidera. A+++ Martin |
| Post nº8 (id897) envoyé par sunset le 24 Jan 2005, 18:05 J'ai eu : Coupe d'un circuit (la même coupe que Martin, donc cfr son scan). Effectivement, on a deux zone actives dont une où ya que du poly, ce qui est un peu bizarre au premier abord, en fait c'est parce qu'on coupe au milieu du canal d'un transistor (le courant entre ou sort du tableau). Si vous faites bien la coupe, pas de question en plus. Oubliez pas les oxydes entre poly et métal ainsi que la couche d'oxyde d'overglass (pour protéger). Facteur de forme K d'un inverseur Dire ce que c'est physiquement (rapport des gains géométriques) Pourquoi est-ce un paramètre important ? Parce qu'il détermine la forme de la caractéristique de tranfert de l'inverseur, donc les marges de bruit, et la symétrie des temps de commutation. (vous pouvez lui faire la toute petite démo qu'il ya dans le cours) Dans quel cas existe-t-il une valeur critique pour ce paramètre ? Que ce passe-t-il si cette valeur n'est pas respectée? En Cmos, pas de valeur critique, quoi qu'on choisisse, l'inverseur fonctionne toujours. Deux cas courants : K=1 (surface min) K=0.4 (temps commutation symétriques) En Nmos, il y a une valeur critique, il faut toujours K>=4 pour que l'inverseur fonctionne bien. C'et dû au fait que le transistor de charge ne se coupe jamais. Sinon le transistor du bas n'est pas suffisamment gros (ne sait pas absorber assez de courant) la tension de sortie ne descendra pas assez et on aura un niveau bas tout naze, perte du niveau logique. K influe aussi sur la pente de la caractéristique de transfert, il faut choisir K suffisamment grand pour que la pente soit >1, sinon quand on cascade les inverseurs, l'information dégénère au lieu d'être régénérée. Ici non plus pas de question en plus. Vala, il est sympa, mais se fait attendre. Son exam, c'est 20 minutes de science et une heure de patience. Mathieu |
| Post nº7 (id894) envoyé par nMos le 24 Jan 2005, 15:31 J'ai eu la paire la plus bateau : Coupe d'un circuit. ATTENTION IL NE PARDONNE PAS APPAREMMENT. Il m'a dit que c'était la première qu'il avait vue sans faute, il avait l'air content. Je viens de la recopier je vais essayer de la poster mais je pense qu'elle n'est déjà plus top (hé oui la mémoire ça s'efface vite...j'ai oublié des trucs). Le point crasse de la coupe c'est qu'on a une zone active avec du poly et pas de n en dessous (imaginez une coupe d'un transistor dans l'autre sens que d'habitude). N'oubliez pas la couche de séparation entre la couche poly et métal et la couche de pyroglass par dessus le tout. N'oubliez pas non plus la petite zone de p+ en dessous des zones de champ (pour vous faire une idée, mémorisez bien la structure qu'il y a dans le cours, celle des labos pompés est totalement fausse !). Restez critiques envers la coupe que je posterai, car il y a deux questions de coupe :-) Deuxième question : synthèse de F = ab*(c+de*f) je crois, je suis plus très sur... Vous tapez le réseau p et le réseau n (ah oui, c'est en cmos donc no stress et il précise qu'on suppose disposer des entrées et de leurs inverses déjà donc pas besoin de rajouter un inverseur pour avoir b* et e*). Dites que vous pouvez avoir le réseau n en faisant le dual de p ou bien en calculant F*. J'ai dit aussi que le but est de faire comme un inverseur : avoir un bloc et son dual. Alors on explique comment on met les W et L de chaque schéma en techno 1µm, le but étant de garantir AU PIRE un certain K. Parler des Yeq, pkoi on met le même sur des branches // et pkoi on multiplie par le nombre de branche pour un truc en série. Moi j'avais par exemple mis pour le réseau p (on a donc du a en série avec du b en série avec le reste) un Y de 3 pour chaque bloc (à savoir a, b et le reste) mais on pouvait très bien aussi considérer que yavait que 2 blocs (à savoir ab* et le reste) ==> un Y de 2. Les deux sont bons, il m'a juste expliqué qu'on pouvait mettre les deux. Il m'a aussi demandé pkoi on prend K = 1 ? Ce n'est plus pour avoir une taille minimale ici (car en effet, on pourrait mettre des autres W et L en utilisant un simulateur qui donnerait des tailles minimales et d'ailleurs ce qu'on met ce n'est pas du tout minimal) mais bien pour garder AU MINIMUM des Y potables ==> c'est pour ne pas perdre en vitesse par rapport à l'inverseur. En effet, le dimensionnement qu'on fait c'est pour assurer au minimum un courant minimum et que fait le courant ? Il charge la capa de charge :-) hé oui... et donc si on assure un courant min, on assure une vitesse min... Voila je crois que j'ai bien tartiné mais ça valait le coup non ? :-) Ah oui aussi en passant, j'ai checké deux trois détails d'autres questions : pour la tension de seuil VT0 il demande comme sous question quels sont les éléments qui entrent en ligne de compte (je suppose qu'il faut un peu parler de Vfb et ce qui le compose et puis il demande aussi ce que signifie en gros l'hypothèse de forte inversion (avoir un densité de charge de n0 alors que le substrat au départ est p0)) Enfin, j'ai pigé les trucs des mémoires à 1, 4 et 6 transistors ce matin, je vais essayer d'en faire une synthèse et je vous poste ça ! C'est en effet dans les dernières annexes du cours et c'est vrai qu'il y a bcp à dire dessus :-) A toutes ! Martin |
| Post nº6 (id890) envoyé par Jose le 24 Jan 2005, 11:30 Bonjour tout le monde....c matin g eu microElectronique Les questions sont par couples, on tire un ptit papier parmis 10 et on a les 2 numeros, moi g eu: -Effet de substrat: Lui raconter ce que c en gros...avec la modif du tension de seuil, le canal, le facteur, les equations...etc Et essayer de savoir pourquoi on l´appelle effet de substrat (je pense qu´on peut voir directement directement l´influence de Nsub ds le facteur de substrat, ca doit etre pour ca). Aprés il m´a arcelé avec des ptites questions sur le dopage, quel est l´interet d´augmenter ou diminuer le dopage de substrat. Apparament les effets du dopage sont ds le cour...du genre la courbe de la mobilité des porteurs qui diminue avec le dopage...etc -Portes de transfert nMOS et CMOS, caractéristiques et exemples d´utilisation. en gros, un résumé du début du 3.3 ...propietés génerales (le truc de l´interrupeur) + courbes en statique et dynamique (Statique c´est quand Vx varie doucement pour que Vf puisse suivre et dynamique c´est quand Vx changement brusque). apres il pose des ptites questions du genre l´influence de Vx sur Ron (ex: en nMOS statique --> quand Vx augmente, g diminue et donc Ron augmente) ou que en CMOS le courant est plus grand pour une meme valeur de Vx et donc on aura un temps de commutation plus petit....des ptits trucs comme ca pas tres durs a trouver on live si on a pas preparé la question a fond. Comme exemple d´utilisation pour le nMOS je lui ai dit les decodeurs d´adresses...il m´a dit, ok. Voila, courage a ceux qui doivent passer encore |
| Post nº5 (id864) envoyé par Georges le 22 Jan 2005, 19:29 Salut ! Pour les ptites questions sur le PLA : pkoi ça a tellement d'importances (il a sorti kkchose du genre comme bcp de monde travaille là dedans(bcp de recherches) on a vite évolué dans le PLA et on a ajd tt genre de PLA très évolué...) Sur le bootstrap: pkoi le Noeud N1 et VOut diminue en statik? (réponse: en raison des jonctions PN(donc courant inverse) de M3 pour le noeud N1 et pour Vout il a expliqué mais je ne m'en souviens pas...c kkchose de similaire dû à M2...) |
| Post nº4 (id826) envoyé par nMOS le 19 Jan 2005, 17:54 1) PLA : Qu'est-ce que c'est, intérêts, synthése d'une fonction simple (somme de deux produits par exemple) à l'aide d'un PLA 2) Bootstrap : Expliquer, est-ce que cet effet peut se présenter dans un circuit 'normal' (un circuit pas conçu pour). Il a un peu creusé et m'a demandé des explications sur les fréquences de travail pour lesquelles cet effet fonctionne et pq, pq Cb doit être très grand par rapport à C1 et quelques trucs de base sur les nMOS et Memelink |
| Post nº3 (id789) envoyé par THierry Henri le 17 Jan 2005, 12:33 Il suffit de connaitres les différentes questions dans les grands points et ça devrait aller ... Il pose qqfois par ci par là une question sur qqchose et qqfois il fallait y penser...Mais même sans trouver tjs la solution à ces questions, il donne des points... Voilà Thierry PS: Il est très sympa |
| Post nº2 (id771) envoyé par nic le 14 Jan 2005, 10:51 Juste pour confirmer : il a imprimé plein de fois la feuille avec la liste des questions (20 au total) et, pour chaque personne, il en entoure deux (une combinaison de questions que vous tirez au sort) Les combis tirées aujourd'hui : Eléléments capcitifs du MOS (origine physique, valeurs (si Cox=1fF/µ², Lov=0.1, techno 1µm), schéma élec , etc) + fonction logique à synthétiser par portes complexes (indiquer aussi les gains, expliquer le principe...) Coupe + fonction logique à synthétiser (eh oui, cette question apparait deux fois avec une fonction différente mais ca revient au meme point de vue difficulté => deux fois plus de chances d'avoir une question bidon, youpie !) Schéma équ à petits signaux + PLA Comportement dynamique des inverseurs à partir de l'étude de leur caractéristique de charge + Donner le schéma de cellule de mémoire à 4 et à 6 transistors et expliquer comment ça fonctionne (lecture, ..) Voilà, courage y a vraiment moyen de prendre des points ! NB : il reprend le cahier et il vous dit votre cote à un point près (je suppose que ce point dépend du cahier...mais pour ce que ca change...) |
| Post nº1 (id767) envoyé par Lise le 13 Jan 2005, 17:07 Il a une liste de 20 questions (ce sont les mêmes que l'année passée en fait), il coche dessus les deux questions qu'on doit faire et nous donne la feuille pendant l'exam, j'ai vu (je crois) ces 19 questions : - une coupe - étapes de fonderie - tension de seuil VT0 - effet de substrat - gain d'un transistor MOS - Memelink - Elements capacitifs du MOS (origine physique, lesquels interviennent dans le schéma équivalent) - Schéma équivalent à petits signaux - Principe de dimensionnement d'un inverseur - Facteur de forme K d'un inverseur - Comportement dynamique des inverseurs à partir de l'étude de leur caractéristique de charge - Résoudre le problème de pilotage d'une charge - Bootstrap - Portes de transfert nMos, Cmos - Bus à précharge - Synthétiser la fonction logique a*.b(d*.e*+b.c) par porte logique complexe et donner les valeurs de W et de L pour les différents transistors en technologie 1um - PLA - Cellule de mémoire à 1 transistor - Donner le schéma de cellule de mémoire à 4 et à 6 transistors et expliquer comment ça fonctionne (lecture, ..) Voilà, bon courage (et il est gentil) |
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