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| Electronique numérique 2007 (5) ::
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| Post nº5 (id2661) envoyé par Coch le 24 Jan 2007, 13:59 Nous avons eu le questionnaire 1 ce matin. Q1) Quelle est la sortance d'un inverseur CMOS connecté à des LS-TTL? On nous donne la caractéristique I_D(V_DS) du NMOS et on nous dis que le PMOS a une caractéristique symétrique. Etant donné que les LS-TTL ne sont pas symétriques au niveau des courant I_IH et I_IL la sortance n'est PAS symétrique. Le cas le plus critique est à l'état bas (V_OL de l'inverseur). Pour déterminer I_OL on trace la caractéristique d'un LS-TTL sur la caractéristique du CMOS. L'intersection des deux courbes nous donne I_OL et par report sur l'axe des abscisses, nous avons V_OL. Il faut prendre la courbe caractéristique du CMOS avec les valeurs minimales car c'est le cas le plus défavorable. Nous obtenons V_OH ~= 0,5 V. Or le V_IL du LS-TTL ~= 0,4 V (la même que pour le TTL). La sortance est donc de 1 environ. 2) Système E/S parallèle au standard ISA. On connecte un périphérique constitué de 10 cartes ISA chacune équipées de leur buffer propre et connecté au port périphérique ISA du PC (équipé uniquement des buffers) via un câble plat. On a 16bits de données, 24bits d'adresses + des signaux de contrôles sur un bus cadencé à 8MHz. a)Débit maximum de données sur le bus sachant qu'une lecture ou écriture prend 2cycles d'horloge. 1 cycle à 8MHz a une période T= 125 ns. Donc 2 cycles prennent 250 ns. Au maximum, 16bits parcourent le bus pendant cette période. Nous avons donc un débit maximum de 8Mo/s ce qui est cohérent avec le maximum pour ISA qui est de 16Mo/s. b)Exemples de signaux de contrôles pouvant intervenir. CS# commandé par les bits d'adresses pour sélectionné la carte. WR# pour commandé l'écriture RD# pour commander la lecture RDY pour éviter que le µP du PC et le µC de la carte (exemple carte graphique) puissent commander les buffers en même temps. (il n'avait pas l'air très convaincu, mais quand j'ai parlé de la carte graphique il m'a dit que j'avais raison) c)Définition des buffers et leur utilité. Ici, le terme buffer est à employé au sens de circuit à sortance élevée. Et les utilités se trouvent dans le cours. d)Problèmes pouvant être liés avec ce type d'interconnexion. -Contention de bus, évité grâce à des CS# bien construits. -Si le système est synchrone et que le signal d'horloge vient du µP, le flanc montant de l'horloge peut ne plus apparaitre au même moment pour toutes les cartes => désynchronisation. -Capacités parasite du câble plat provoquent des oscillations (amorties par les résistances d'adaptation), le temps de transition est alors abimé. -Problèmes de réflexions. e)Est-ce que les buffers peuvent être fabriqués en HC-MOS? Un problème pourrait avoir lieu si le délai introduit par le câble plat de 30cm était plus long que la moitié du temps de transition des buffers. t_d < t_t/2. Or nous avons t_d ~= 1,5 ns. et t_t dépend de la capacité à charger. Cependant, puisque nous voyons que la notice du HC-MOS fournit t_t pour 50pF = 6 ns, et que la capacité a charger est plus importante. Nous avons t_t > 6 ns . Nous avons donc bien rempli la condition. Il n'y a pas de phénomène de réflexion. Voilà, c'en est tout, il ne m'a pas demandé beaucoup plus sinon de définir le temps d'accès à la carte. Bonne m.... |
| Post nº4 (id2630) envoyé par dim le 22 Jan 2007, 12:36 voila on etait 5 ce matin qqn du groupe tire un numero (le 6 ds notre cas), et puis on fait la prepa la prepa se fait a cours ouvert, les questions etaient : 1-circuit CMOS inverseur avec une avec tension sortie sur la diode, on donne les caract, faut expliquer pq faut une resistance et la dimensionner j etait bien concent d avoir fait une micro synthese du cours de robert, sans ca j aurais pas pu repondre ! 2-on demande d expliquer cmt on pourrait faire un systeme avec un uC pour ouverture d une porte avec un MCC (l enonce fout deja les boules...) suffisait de faire comme au labo et rajouter des latch supplementaires pour le bouton ouverture de la porte, la detection avec un radar, detection d un surplus de courrant dans le MCC au cas ou qqch bloque la porte, une alarme si la porte reste ouverte pdt plus de 5min, et encore qqs autres trucs puis il vous invite de vous assoir juste a cote de lui et de tout lui expliquer. il fait des commentaires sur sa feuille et met un plus qd c bon, un moins qd c pas bon et un carre qd c moyen attention parfois il pose des questions de comprehension generale du cours, donc revoyez bien ! apres il fait la moyenne avec votre ecrit, si ca ne depasse pas les bornes, il met ce k vous meritez voila, il a pas ete tres genereux avec moi (13), ms ca va, j ai eu mon +3 et ca m suffit |
| Post nº3 (id2629) envoyé par Boris le 22 Jan 2007, 12:35 Fiche 6: Question 1 : on veut allumer une diode avec un inverseur et une batterie. On doit faire le schéma avec une résistance (expliquer l'intérêt de la résistance (à placer après l'inverseur pour limiter le courant dans la diode). Quelle est la valeur max de cette résistance si on veut x Ampère (on a les courbes de i en fct de V pour la diode et i en fonction de Vds pour les deux transistors). Question 2 : faire le schéma bloc d'un système pour controler une porte de frigo commandé par un bouton poussoir, un récepteur radio sur une entrée à drain ouvert et le moteur de la porte commandé par un moteur à courant continu avec deux bobines commandé par un relai qui consomme 50 mA. Expliquer tout les types de mémoires nécessaires. Plus plein de condition à remplir (genre alarme apèrs 5 minutes d'ouverture arret si courant trop élevé dans moteur arret quand fin de course Quand on appuie : arret si en marche, ferm si ouvert et inversément) Désolé si c'est pas très clair, mais je suis un peu crevé... |
| Post nº2 (id2611) envoyé par Gavroche le 20 Jan 2007, 16:47 Question 1 - conversion parallèle (8 bits) vers série, à l'aide d'un multiplexeur: proposer un schéma Tentative de réponse: Alors, tout d'abord, le multiplexeur: 8 entrées (D0...D7), une sortie (Q) et 3 bits de sélections (S0...S2) (tel quel dans le cours) Il s'agit de sélectionner un à un les 8 bits d'entrée (dans l'ordre...) pour les refléter à la sortie; pour ça j'ai mis un simple compteur synchrone avec 3 toogles (comme ds le cours de nouveau), qui permet de compter de 000 à 111 (0 à 7). La fréquence max de ce compteur est renseignée dans le cours également. Question supplémentaire: comment le connecteur à un µP Entrées D0...D7 du multiplexeur venant du bus des données. Ajout d'un Chip Select CS# venant du décodeur d'adresse, pour activer la conversion. A l'intérieur du multiplexeur, un D-latch par entrée Di avec les LE activés par NOT(CS#), pour mémoriser les entrées. Il ne faut envoyer qu'une fois la séquence: couper l'horloge quand le compteur est à 7 (111), l'activation du CS# activant le CLR des toogles et donc la conversion. Pour l'horloge du compteur, peut-on utiliser celle du µP? Oui, on a vu ~12MHz comme fréquence pour le µP, 12Mbits/s est acceptable pour une transmission série Comment éviter que le µP n'écrive une nouvelle donnée avant que la donnée courante soit convertie? Le prévenir lorsqu'on a fini, par exemple par interruption -> on peut partager la ligne d'interruption avec les autres périphériques, pour peu qu'on ajoute un drapeau qui indiquera au µP que le multiplexeur a demandé l'interruption. Je pense que c'est à peu près tout... Question 2 - comparer l'utilisation d'un D-LATCH (actif HI) et d'un D FLIP-FLOP (actif sur flanc descendant) sur base du chronogramme de temps d'accès à la mémoire du 8051 Tentative de réponse: Alors, pour le chronogramme: voir cours (Chronogramme de lecture - temps d'accès) Le D-latch est transparent pour un LE = HI; le D flip-flop quand à lui échantillonne à chaque flanc descendant de son horloge. On éfinit le temps d'accès en lecture comme le délai entre le moment où l'adresse est stable sur le bus *et* le CS actif, et le moment où la mémoire place les données sur le bus. Le 8051 garantit un setup time et un hold time qui permettent dans les deux cas de transférer les données du bus à la sortie du bistable; cependant, dans le cas du d-latch, il est déjà transparent au moment où les adresses apparaissent et le décodage peut commencer immédiatement; dans le cas du flip-flop, ce décodage ne commence qu'à la désactivation d'ALE. Parmi les contraintes mises par le 8051, il y en a une qui porte sur le temps de lecture au plus tard après la désactivation de ALE; sur base de cette contrainte on en déduite que le temps d'accès de la mémoire ds le cas du D-latch est de maximum 233 + t_s - t_décodage [texto dans le cours]; dans le cas du flip-flop par contre, on arrive à un temps maximum de 233 + t_decod (les adresses arrivant au décodeur après un délai supplémentaire de t_s). L'utilisation d'un tel bistable exigerait donc des mémoires plus rapide. Je n'ai pas du dire grand chose sur cette question, il semblait satisfait de savoir qu'il n'y avait aucun avantage à utiliser un D flip-flop - raison pour laquelle il n'y a que des D-latch dans le cours. Il en avait peut-être un peu marre de me tirer les vers du nez, aussi. Au final, 14 pour l'oral, malgré beaucoup d'énormités de ma part et un temps de réponse assez aléatoire... |
| Post nº1 (id2580) envoyé par Raph le 19 Jan 2007, 16:11 Bon ben je vais inaugurer le post pour cette année. Je suis passé ce matin : RDV 8h au UA2 et puis vu qu'on était 3, on a été au UA5. Il demande à l'un d'entre nous de donner un chiffre entre 1 et 4 et hop deux questions apparaissent : Dans notre cas, il s'agissait : 1) d'un bistable J-K maitre-esclave. Il fallait prendre en défaut sa table de vérité dans le cas d'une clock à HI et d'une perturbation sur le signal d'entrée. puis d'expliquer les setup time et hold time. Il fallait donc prendre un cas d'entrée quelconque avec une des entrées parasitée et puis faire toutes les étapes qui montrent que on obtient pas ce qu'on voulait comme résulat.Moi je voulais faire un memory (J=0=K) et vu une perturbation sur 1, je me retrouvais à imposer un état. Puis lorsque l'impulsion était terminée, on recopiais sur l'esclave. Au coup d'horloge suivant, il fallait faire un basculement (cf énoncé) Et ce basculement ne se produit pas par rapport aux conditions de départ mais par rapport à l'imposition de l'état précédent. 2) On a un micro-ordi avec un périphérique avec connecteur parallèle. Comme on est mauvais fabricant, on a bcp de retour des pièces pour cause de : - fonctionnement erratique du micro ordi quand le périph est pas branché - fonctionnement impossible quand le périph est branché. Diagnostic matériel: buffer d'entrée du micro-ordi et buffer de sortie du périph détruits tout a été réalisé en CMOS: donnez 3 causes possibles des problemes et proposez une solution. ça il fallait aller voir dans les derniers slides sur les CMOS et les derniers slides du dernier chapitre logiques actuelles Voilà, c'était pas très long, ça a pris environ 2h de préparer et une demi-heure de présenter. Il est hyper sympa, il explique certains trucs si on a un probleme et n'hésitez pas à aller lui poser des questions sur vos questions ;) Bonne m.... à ceux qui doivent le passer ça vaut vraiment la peine Raph |
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